FPGA多數據采集卡優勢

由于FPGA時鐘(zhong)頻(pin)率(lv)高、內部延時小、速度快、效率(lv)高、組(zu)成形(xing)式靈活等(deng)特點使其在高速數據采集方面(mian)有著DSP和(he)單(dan)片機無法比擬的優勢。

FPGA多數(shu)據采(cai)(cai)集卡的(de)數(shu)據采(cai)(cai)集系(xi)統采(cai)(cai)用模(mo)(mo)(mo)(mo)塊(kuai)(kuai)化(hua)設(she)計(ji)結(jie)構，共(gong)由4類模(mo)(mo)(mo)(mo)塊(kuai)(kuai)組成，各(ge)采(cai)(cai)集模(mo)(mo)(mo)(mo)塊(kuai)(kuai)可以互換或靈(ling)活增減(jian)，各(ge)個模(mo)(mo)(mo)(mo)塊(kuai)(kuai)之間采(cai)(cai)用三通式連(lian)接器(qi)相連(lian)，傳感器(qi)信號、422串行(xing)等信號輸(shu)入到(dao)對(dui)應(ying)模(mo)(mo)(mo)(mo)塊(kuai)(kuai)中調理(li)采(cai)(cai)集，由主控(kong)制模(mo)(mo)(mo)(mo)塊(kuai)(kuai)控(kong)制統一編幀，并傳輸(shu)到(dao)雙備份存儲器(qi)中。設(she)計(ji)方(fang)案靈(ling)活、控(kong)制簡單(dan)，具有(you)很好的(de)實用價(jia)值。

系統硬件設計

數據(ju)采集記錄系統由1個(ge)主控制(zhi)卡及3個(ge)數據(ju)采集卡組成，系統結構組成如下圖所示。

主(zhu)控(kong)制(zhi)卡(ka)(ka)是數(shu)(shu)據(ju)(ju)(ju)(ju)采(cai)集(ji)(ji)系統(tong)的(de)核心部分，主(zhu)要包括(kuo)地(di)面(mian)測控(kong)臺長線(xian)通(tong)(tong)信(xin)(xin)(xin)、各數(shu)(shu)據(ju)(ju)(ju)(ju)采(cai)集(ji)(ji)卡(ka)(ka)數(shu)(shu)據(ju)(ju)(ju)(ju)傳輸控(kong)制(zhi)、數(shu)(shu)據(ju)(ju)(ju)(ju)轉發(fa)(fa)、存儲(chu)器(qi)控(kong)制(zhi)等功能。3個數(shu)(shu)據(ju)(ju)(ju)(ju)采(cai)集(ji)(ji)卡(ka)(ka)可以(yi)采(cai)集(ji)(ji)72路(lu)模(mo)(mo)擬(ni)信(xin)(xin)(xin)號(hao)，各數(shu)(shu)據(ju)(ju)(ju)(ju)采(cai)集(ji)(ji)卡(ka)(ka)中(zhong)的(de)FPGA從(cong)控(kong)制(zhi)模(mo)(mo)塊(kuai)根據(ju)(ju)(ju)(ju)地(di)址跳線(xian)模(mo)(mo)塊(kuai)控(kong)制(zhi)多通(tong)(tong)道切換開關，選(xuan)通(tong)(tong)24路(lu)模(mo)(mo)擬(ni)信(xin)(xin)(xin)號(hao)中(zhong)的(de)某路(lu)信(xin)(xin)(xin)號(hao)后經過(guo)(guo)16位(wei)A／D轉換器(qi)轉換為數(shu)(shu)字信(xin)(xin)(xin)號(hao)，各路(lu)信(xin)(xin)(xin)號(hao)采(cai)集(ji)(ji)完(wan)成后根據(ju)(ju)(ju)(ju)接收時序和握(wo)手信(xin)(xin)(xin)號(hao)將(jiang)采(cai)集(ji)(ji)數(shu)(shu)據(ju)(ju)(ju)(ju)通(tong)(tong)過(guo)(guo)三通(tong)(tong)式可堆疊內部總線(xian)發(fa)(fa)送至主(zhu)控(kong)制(zhi)卡(ka)(ka)，再由主(zhu)控(kong)制(zhi)卡(ka)(ka)的(de)FPGA主(zhu)控(kong)制(zhi)模(mo)(mo)塊(kuai)統(tong)一編幀后傳輸到存儲(chu)器(qi)，完(wan)成了數(shu)(shu)據(ju)(ju)(ju)(ju)采(cai)集(ji)(ji)與存儲(chu)過(guo)(guo)程。

系統邏輯設計

主控制卡采集控制邏輯設計

主控(kong)制卡的控(kong)制邏輯框圖(tu)如(ru)下圖(tu)所示。

采(cai)(cai)集控(kong)(kong)(kong)(kong)制主(zhu)要是(shi)由(you)主(zhu)控(kong)(kong)(kong)(kong)制卡的內部總(zong)線控(kong)(kong)(kong)(kong)制模塊(kuai)完成，接收(shou)長線控(kong)(kong)(kong)(kong)制模塊(kuai)發送過來的地(di)面測控(kong)(kong)(kong)(kong)臺控(kong)(kong)(kong)(kong)制命令，并轉(zhuan)發給各個電(dian)壓采(cai)(cai)集卡，在(zai)采(cai)(cai)集狀(zhuang)態(tai)下，根據(ju)接收(shou)時序和(he)握(wo)手信號接收(shou)各個采(cai)(cai)集卡的數據(ju)。

數據采集卡邏輯設計

數據采(cai)集(ji)卡控制邏輯框(kuang)圖如下圖所示(shi)。

Bus_Ctr為數據(ju)采集卡的(de)(de)內部總線控制(zhi)(zhi)模(mo)塊(kuai)，主(zhu)要(yao)接收(shou)內部總線模(mo)塊(kuai)發送過來的(de)(de)命令，控制(zhi)(zhi)AD—Ctr的(de)(de)工作狀態，采集狀態下，配(pei)合主(zhu)控制(zhi)(zhi)卡，將4k_FIFO中的(de)(de)數據(ju)主(zhu)動送至主(zhu)控制(zhi)(zhi)卡中，AD—Ctr模(mo)塊(kuai)主(zhu)要(yao)控制(zhi)(zhi)AD轉換(huan)時(shi)序，控制(zhi)(zhi)24路(lu)模(mo)擬開關。

模擬開關電路設計

多通(tong)道(dao)模(mo)擬開關的(de)(de)切換是(shi)數(shu)據(ju)采集(ji)卡(ka)的(de)(de)重(zhong)要內(nei)容，在本設(she)(she)計中，每塊(kuai)數(shu)據(ju)采集(ji)卡(ka)都(dou)需要同(tong)時采集(ji)24路(lu)不同(tong)頻率的(de)(de)模(mo)擬信號，所(suo)以(yi)(yi)必須高(gao)(gao)精度、高(gao)(gao)準確(que)度控制采樣通(tong)道(dao)地址的(de)(de)切換與(yu)選擇，這對于硬(ying)件與(yu)軟(ruan)件的(de)(de)設(she)(she)計都(dou)提出(chu)很高(gao)(gao)的(de)(de)要求。硬(ying)件部(bu)分采用的(de)(de)模(mo)擬開關是(shi)ADG706，此(ci)為可以(yi)(yi)選通(tong)l6路(lu)信號的(de)(de)芯片(pian)(pian)，由于采集(ji)通(tong)道(dao)為24路(lu)，所(suo)以(yi)(yi)每塊(kuai)采集(ji)卡(ka)上需要兩片(pian)(pian)ADG706芯片(pian)(pian)，開關量達到16X2=32>24路(lu)，滿足設(she)(she)計要求。

PCBA加工產能

PCBA工藝能力

PCBA交期說明